VHDLでのシミュレーションと合成の違いは何ですか

一般に、ハードウェア記述言語（HDL）は、電子回路の機能を記述する言語です。これらの言語は、通常のプログラミング言語とは異なります。 HDLは、マイクロプロセッサやフリップフロップなどのデジタルシステムの記述に役立ちます。 VHDLは、人気のあるハードウェア記述言語の1つです。全体として、VHDLはシミュレーションと合成という2つの目標を達成するのに役立ちます。

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VHDLでのシミュレーションとは

VHDLのシミュレーションまたはシミュレーションプログラムは、シミュレーションモデルを使用してロジックデザインをテストし、デザインに接続するロジック回路を表すのに役立ちます。シミュレーションモデルのセットはテストベンチです。

VHDLシミュレータは、イベント駆動型シミュレータです。したがって、各トランザクションは特定のスケジューリング時間のイベントキューに追加されます。さらに、シミュレーションは2つのモード間で変化します。それらは、ステートメントの実行とイベントの処理です。ステートメントの実行とは、トリガーされたステートメントの評価を指し、イベント処理とは、キュー内のイベントの処理を指します。

VHDLでの合成とは

合成は、フリップフロップ、ラッチ、論理ゲートなどの事前定義されたビルディングブロックの抽象的な記述を使用して物理システムを開発するプロセスです。 VHDLで記述された回路のモデルからゲートレベルのネットリストを作成します。最後に、合成はVHDLをFPGAやASICなどのテクノロジーにマッピングするのに役立ちます。ほとんどのFPGAメーカーは、チップで使用するVHDLを合成するための無料のツールを提供しています。

合成ツールは、主にFPGAとASICのロジックデザインに重点を置いています。組み合わせロジック、エッジセンシティブストレージ（フリップフロップと一部のRAM）、レベルセンシティブストレージ（ラッチと一部のRAM）の3つの基本ロジックに焦点を当てているため、感度リストは考慮されていません。

VHDLでのシミュレーションと合成の違い

意味

シミュレーションは、入力信号、出力信号、および遅延を使用して回路の動作を記述するプロセスです。ただし、合成は、事前定義されたビルディングブロックのセットを使用して、抽象的な記述から物理システムを構築するプロセスです。したがって、これはシミュレーションと感度の根本的な違いを説明しています。

感度リスト

使用法

とりわけ、使用法はシミュレーションと感度の主な違いに貢献します。シミュレーションは回路の機能を検証するのに役立ちますが、合成はターゲットテクノロジに一致するようにVHDL記述を変換するのに役立ちます。

結論

簡単に言うと、プログラマーまたは電子設計者は、VHDL言語を使用してモデルをテストし、論理回路を記述することができます。ここで、VHDLは2つの主要な目標の達成に関与しています。それらは、電子設計のシミュレーションとそれらの設計の合成です。 VHDLでのシミュレーションと合成の主な違いは、シミュレーションを使用して回路の機能を検証するのに対し、合成を使用してVHDLをコンパイルし、FPGAなどの実装テクノロジにマッピングすることです。